A 65nm CMOS Ramp Generator Design and its Application Towards a BIST Implementation of the Reduced-Code Static Linearity Test Technique for Pipeline ADCs

Guillaume Renaud (1) , Manuel J. Barragan (1) , Asma Laraba (2) , Haralampos-G. Stratigopoulos (3) , Salvador Mir (1) , Hervé Le-Gall (4) , Hervé Naudet (4)

1 TIMA - Techniques de l'Informatique et de la Microélectronique pour l'Architecture des systèmes intégrés
2 Xilinx Inc.
3 CIAN - Circuits Intégrés Numériques et Analogiques
4 STMicroelectronics

Domaines: Ingénierie assistée par ordinateur; Systèmes embarqués; Modélisation et simulation; Intelligence artificielle [cs.AI]; Micro et nanotechnologies/Microélectronique; Electronique

Guillaume Renaud, Manuel J. Barragan, Asma Laraba, Haralampos-G. Stratigopoulos, Salvador Mir, et al.. A 65nm CMOS Ramp Generator Design and its Application Towards a BIST Implementation of the Reduced-Code Static Linearity Test Technique for Pipeline ADCs. Journal of Electronic Testing: : Theory and Applications, 2016, pp.407-421. ⟨10.1007/s10836-016-5599-8⟩. ⟨hal-01447813⟩