Extraction du parallélisme à l'exécution pour la synthèse d'applications basées sur un NoC
Résumé
L’accélération d’algorithmes sur FPGA présente des avantages en termes de performances
et de consommation d’énergie. Cependant, la synthèse d’algorithme sur FPGA nécessite des
connaissances architecturales afin d’assurer une bonne exploitation de leur parallélisme intrinsèque.
Dans cet article, nous proposons une approche alternative à l’extration du parallélisme
basée sur l’exécution d’un programme. Cette approche s’appuie sur un NoC pour générer une
application à base d’accélérateurs matériels à gros grains grâce à un contrôle des tâches distribué.
Un mécanisme de configuration des chemins de données permet à plusieurs algorithmes
de pouvoir s’exécuter sur une même architecture. Nous nous appuyons sur un algorithme financier,
aux dépendances de données intriquées, pour valider notre approche en simulation.