Turbo décodage de codes produits très haut débit sur un circuit FPGA
Résumé
Cet article présente l?implantation très haut débit d?un turbo décodeur de codes produits sur un circuit FPGA. Une analyse de complexité du décodeur élémentaire nous permet, dans un premier temps, d?obtenir un décodeur à faible complexité (surface divisé par 2) pour une perte de performance limitée. Le turbo décodeur est ensuite implanté sur une cible FPGA Xilinx Virtex II-Pro, au sein d?une chaîne de communications numériques très haut-débit. L?architecture utilisée n?utilise pas de mémoire d?entrelacement entre chaque demi-itération. Une fréquence de fonctionnement de seulement 37.5MHz permet d?atteindre un débit de 600Mb/s. Le code utilisé est un code Bose, Ray-Chaudhuri, Hocquenghem étendu (eBCH(16,11)).