A 2GHz CMOS DCO with optimized architecture for high speed clocking

Type de document :
Communication dans un congrès
International Symposium on Circuits and Systems (ISCAS'11), May 2011, Rio de Janeiro, Brazil. Proceedings of International Symposium on Circuits and Systems (ISCAS'11), pp.2845-2848, 2011
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Contributeur : Karine El Rassi <>
Soumis le : mardi 11 octobre 2011 - 14:44:49
Dernière modification le : jeudi 29 mars 2018 - 11:06:04

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  • HAL Id : hal-00631096, version 1

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Eldar Zianbetov, Mohammad Javidan, François Anceau, Dimitri Galayko, Eric Colinet, et al.. A 2GHz CMOS DCO with optimized architecture for high speed clocking. International Symposium on Circuits and Systems (ISCAS'11), May 2011, Rio de Janeiro, Brazil. Proceedings of International Symposium on Circuits and Systems (ISCAS'11), pp.2845-2848, 2011. 〈hal-00631096〉

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