Simulation-based validation of VHDL descriptions using constraints logic programming

Abstract : This paper presents a simulation based validation approach for test vectors generation. We suggest to borrow techniques used successfully in the software testing and constraints logic programming areas. Our methodology is based on the three following steps: VHDL code modeling and analysis, constraints-based stimuli generation and test sequences generation.
Type de document :
Communication dans un congrès
IEEE Workshop on RTL and High Level Testing, Nov 2004, Osaka, Japan. pp.S2.3, 2004
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Contributeur : Christophe Paoli <>
Soumis le : dimanche 11 décembre 2011 - 07:00:03
Dernière modification le : dimanche 11 décembre 2011 - 07:00:03
Document(s) archivé(s) le : lundi 12 mars 2012 - 02:20:07

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  • HAL Id : hal-00440834, version 1

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Citation

Christophe Paoli, Marie Laure Nivet, Fabrice Bernardi, Laurent Capocchi. Simulation-based validation of VHDL descriptions using constraints logic programming. IEEE Workshop on RTL and High Level Testing, Nov 2004, Osaka, Japan. pp.S2.3, 2004. <hal-00440834>

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