Master Interface for On-Chip Hardware Accelerator Burst Communications

Abstract : We explain a systematic way of interfacing data-flow hardware accelerators (IP) for their integration in a system on chip. We abstract the communication behaviour of the data flow IP so as to provide basis for an interface generator. Then we measure the throughput obtained for different architectures of the interface mechanism by a cycle accurate bit accurate simulation of a SoC integrating a data-flow IP. We show in which configuration the optimal communication scheme can be reached.
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The Journal of VLSI Signal, Springer Verlag, 2007, 49 (1), pp.73-85. 〈10.1007/s11265-006-0045-2〉
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Contributeur : Antoine Fraboulet <>
Soumis le : mercredi 3 juin 2009 - 16:38:22
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Antoine Fraboulet, Tanguy Risset. Master Interface for On-Chip Hardware Accelerator Burst Communications. The Journal of VLSI Signal, Springer Verlag, 2007, 49 (1), pp.73-85. 〈10.1007/s11265-006-0045-2〉. 〈hal-00391222〉

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