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Theses

Fault-mitigation strategies for reliable FPGA architecture

Résumé : Les circuits reconfigurables (Field Programmable Gate Arrays - FPGAs) sont largement utilisés dans divers domaines d’application en raison de leur flexibilité, de leur haute densité d’intégration, de leur niveau de performance et du faible coût de développement associé. Toutefois, leur grande sensibilité aux défauts dus aux rayonnements électromagnétiques tels que les "Single Event Effets" (SEE), est un défi qui doit être abordé pendant la conception du système. Ces SEE sont une préoccupation majeure dans la sécurité et pour les systèmes critiques tels que les systèmes automobile et avionique. En général, la plupart des FPGA d’aujourd’hui ne sont pas conçus pour fonctionner dans ces environnements difficiles, sauf pour les circuits spécifiques qui ont été durcis par construction au niveau du processus de fabrication. Ces circuits ont un surcoût très élevé et des performances moindres, ce qui les rend moins intéressants que leurs équivalents non protégés. Le projet ARDyT vise à développer une architecture FPGA fiable à faible coût avec une suite d’outils de conception, offrant un environnement complet pour la conception d’un système tolérant aux fautes. Ce travail de thèse présente une contribution à l’architecture du FPGA ARDyT, qui intègre des stratégies de prises en charge des fautes adaptées aux différents éléments de l’architecture. L’un des principaux objectifs du projet ARDyT est de gérer les changements de valeurs multiples (multi bit upsets (MBUs)) dans le flux binaire de configuration du FPGA. Ces stratégies de tolérance aux fautes pour protéger les ressources logiques et le flux binaire de configuration sont discutées en détail. Une architecture spécifique du bloc logique élémentaire configurable est proposée afin de simplifier la stratégie de prise en compte des fautes dans les ressources logiques. Un nouveau système de correction d’erreur intégrée (3-Dimensional Hamming - 3DH) est proposé pour gérer les MBU dans le flux binaire de configuration. L’ensemble de cette stratégie de gestion de fautes est implémenté dans l’architecture au travers d’un manager de la fiabilité centralisée nommée R3M (Run-time Reconfigurable Resource Manager).
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https://hal.archives-ouvertes.fr/tel-01590352
Contributor : Sandrine Charlier <>
Submitted on : Tuesday, September 19, 2017 - 2:46:18 PM
Last modification on : Friday, July 10, 2020 - 4:00:21 PM

Licence


Public Domain

Identifiers

  • HAL Id : tel-01590352, version 1

Citation

Chagun Basha Basheer Ahmed. Fault-mitigation strategies for reliable FPGA architecture. Signal and Image processing. Université Rennes 1, 2016. English. ⟨tel-01590352⟩

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