Test and Diagnostic of Dynamic Faults in SRAM Memories
Test et Diagnostic de Fautes Dynamiques dans les Mémoires SRAM
Résumé
Nowadays, embedded memories occupy a large part of the System-on-Chip (SoC) silicon area. Consequently, memories are the main responsible for the overall Systemon- Chip yield. However, a high integration density and the complexity of the fabrication process make memories more and more prone to manufacturing defects. Therefore, efficient test and diagnostic solutions for memories are required. Current test solutions used for SRAM memories are oriented to static fault detection. Recent researches show that VDSM (Very Deep SubMicron) technologies more frequently involve dynamic faults. These faults, mainly due to bad vias or contacts involving a resistive-path, need a specific pattern to be sensitized. However, classical test solutions are not able to deal with such behaviors. Consequently, the first part of this thesis is dedicated to new test solutions allowing to detect dynamic faults due to resistive-open defects in the memory. Especially, we focus our study on the write driver and the sense amplifier. New fault models and March test solutions are proposed. Then, extension on dynamic faults is provided: a brief study on the impact of the threshold voltage variation is given. Finally, the next part of this thesis is oriented toward memory diagnostic. New efficient algorithmic diagnosis solutions are proposed. They allow dealing with dynamic faults and providing information on the faulty bloc location. This thesis has been done in the framework of the Associate MEDEA project in cooperation with Infineon Technologies.
De nos jours, les mémoires sont présentes dans de nombreux circuits intégrés conçus pour des applications électroniques embarquées et occupent une majeure partie de la surface des systèmes sur puce (SoC). Ces mémoires deviennent donc les acteurs principaux du rendement de production. Or, une forte densité d'intégration associée à une complexité élevée des procédés de fabrications rendent ces mémoires toujours plus sensibles aux défauts de fabrications. Afin de mettre en évidence les défaillances survenant dans les mémoires, plusieurs méthodes de test existent. Ces solutions de test couramment utilisées pour les mémoires SRAM sont basées sur la détection de fautes statiques telles que les fautes de collage ou de couplage. Des algorithmes spécifiques, appelés algorithmes March, sont utilisés afin de mettre en évidence ce type de fautes. Cependant, ces solutions de test ne sont pas adaptées à la détection d'un nouveau type de faute apparaissant dans les technologies submicroniques. Ces fautes, appelées fautes dynamiques, sont principalement dues à des défauts de type " ouverts-résistif " et ne se manifestent que dans des configurations très spécifiques. En effet, une séquence d'opérations est nécessaire à la mise en évidence de ces fautes. Le premier objectif de cette thèse a été de proposer des solutions de test permettant la détection de fautes dynamiques dues à des défauts " ouverts-résistifs " dans le driver d'écriture et l'amplificateur de lecture. Une extension sur l'étude des comportements dynamiques face à des variations de procédés de fabrication dans le point mémoire a été proposée. Enfin, la seconde partie de cette thèse fournit de nouvelles solutions de diagnostic, capables de prendre en compte les fautes dynamiques d'une part, et proposant une détection précise des sites fautifs. Ces travaux ont été réalisés en collaboration avec la société Infineon basée à Sophia Antipolis spécialisée dans la conception de mémoires SRAM.