Mécanismes Matériels pour des Transferts<br />Processeur Mémoire Sécurisés dans les<br />Systèmes Embarqués - Archive ouverte HAL Accéder directement au contenu
Thèse Année : 2006

Hardware Mechanisms for Secured Processor-
Memory Transactions in Embedded Systems

Mécanismes Matériels pour des Transferts
Processeur Mémoire Sécurisés dans les
Systèmes Embarqués

Résumé

Today's embedded systems are considered as non trusted hosts since the owner, or anyone else who
succeeds in getting access, is a potential adversary. The bus between the System on Chip (SoC) and the external
memory is one of the weakest points of such systems because external memories contain sensitive data (end
users private data, software code...) which are usually exchanged in clear form over the bus. Therefore an
adversary may probe this bus in order to read private data or to retrieve software code (data confidentiality
concern). Another possible attack relies on code injection (data integrity concern). Thus, hardware mechanisms
must be designed to ensure data confidentiality and integrity. The conventional way to reach such a goal is to
implement a dedicated hardware engine for each security service. Being secured, this approach prevents
parallelizability of the underlying computations.
In this thesis, after a study of existing techniques and engines guaranteeing data confidentiality and
integrity, two hardware mechanisms dedicated to the security of processor-memory transactions are proposed.
First, a Parallelized Encryption and Integrity Checking Engine (PE-ICE) has been designed to provide an
effective solution to ensure both security services to data. PE-ICE allows full parallelizations on processor read
and write operations while optimizing the hardware resources required. Then, a technique based on a tree
structure (PRV-Tree – PE-ICE protected Reference Values) with the same property of full parallelization, is
specified to decrease the on-chip memory overhead implied by security mechanisms.
Les systèmes embarqués actuels (téléphone portable, assistant personnel...) ne sont pas considérés
comme des hôtes de confiance car toute personne y ayant accès, sont des attaquants potentiels. Les données
contenues dans ces systèmes peuvent être sensibles (données privées du propriétaire, mot de passe, code d'un
logiciel...) et sont généralement échangées en clair entre le Système sur Puces (SoC – System on Chip) et la
mémoire dans laquelle elles sont stockées. Le bus qui relie ces deux entités constitue donc un point faible : un
attaquant peut observer ce bus et récupérer le contenu de la mémoire, ou bien a la possibilité d'insérer du code
afin d'altérer le fonctionnement d'une application s'exécutant sur le système. Afin de prévenir ce type d'attaque,
des mécanismes matériels doivent être mis en place afin d'assurer la confidentialité et l'intégrité des données.
L'approche conventionnelle pour atteindre cet objectif est de concevoir un mécanisme matériel pour chaque
service de sécurité (confidentialité et intégrité). Cette approche peut être implantée de manière sécurisée mais
empêche toute parallélisation des calculs sous-jacents.
Les travaux menés au cours de cette thèse ont dans un premier temps, consisté à faire une étude des
techniques existantes permettant d'assurer la confidentialité et l'intégrité des données. Dans un deuxième temps,
nous avons proposé deux mécanismes matériels destinés à la sécurisation des transactions entre un processeur et
sa mémoire. Un moteur de chiffrement et de contrôle d'intégrité parallélisé, PE-ICE (Parallelized Encryption and
Integrity Checking Engine) a été conçu. PE-ICE permet une parallélisation totale des opérations relatives à la
sécurité aussi bien en écriture qu'en lecture de données en mémoire. Par ailleurs, une technique basée sur une
structure d'arbre (PRV-Tree – PE-ICE protected Reference Values) comportant la même propriété de
parallélisation totale, a été spécifiée afin de réduire le surcoût en mémoire interne impliqué par les mécanismes de sécurité
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Dates et versions

tel-00142209 , version 1 (17-04-2007)

Identifiants

  • HAL Id : tel-00142209 , version 1

Citer

Reouven Elbaz. Mécanismes Matériels pour des Transferts
Processeur Mémoire Sécurisés dans les
Systèmes Embarqués. Micro et nanotechnologies/Microélectronique. Université Montpellier II - Sciences et Techniques du Languedoc, 2006. Français. ⟨NNT : ⟩. ⟨tel-00142209⟩
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