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	tel-00445791v1 Thèse Antoine Courtay. Consommation d'énergie dans les interconnexions sur puce : Estimation de haut niveau et optimisations architecturales Sciences de l'ingénieur [physics]. Université de Bretagne Sud, 2008. Français
	hal-00417253v1 Autre publication Antoine Courtay, Olivier Sentieys, Johann Laurent, Nathalie Julien. On-chip interconnects energy consumption: High-level estimation and architectural optimizations PhD Forum of the Design Automation and Test in Europe Conference, DATE 2009. 2009
	hal-00294146v1 Autre publication Antoine Courtay, Olivier Sentieys, Johann Laurent, Nathalie Julien. Interconnect Explorer: a High-Level Estimation Tool for On-Chip Interconnects University Booth of the SAME 2008 Forum: Interconnect Explorer Tool Demonstration. 2008
	hal-00294132v1 Communication dans un congrès Antoine Courtay, Johann Laurent, Nathalie Julien, Olivier Sentieys. New Directions in Interconnect Performance Optimization 3rd International Conference on Design and Technology of Integrated Systems in Nanoscale Era, 2008. DTIS 2008., Mar 2008, Tozeur, Tunisia. pp.6, 2008, <10.1109/DTIS.2008.4540228>
	hal-00345737v1 Communication dans un congrès Antoine Courtay, Johann Laurent, Olivier Sentieys, Nathalie Julien. Novel Cross-Transition Elimination Technique Improving Delay and Power Consumption for On-Chip Buses L. Svensson and J. Monteiro. International Workshop on Power and Timing Modeling, Optimization and Simulation. PATMOS 2008, Sep 2008, Lisbonne, Portugal. Springer-Verlag Berlin Heidelberg 2009, Springer-Verlag LNCS (5349), pp.359-368, 2008, Springer-Verlag LNCS
	hal-00417246v1 Communication dans un congrès Antoine Courtay, Johann Laurent, Olivier Sentieys, Nathalie Julien. Interconnect Explorer: A High-level Power Estimation Tool for On-Chip Interconnects User Track of the Design Automation Conference, DAC 2009, Jul 2009, San Francisco, United States. pp.1, 2009
	hal-00417241v1 Communication dans un congrès Antoine Courtay, Emmanuel Boutillon, Johann Laurent. A Convolutional Code for On-chip Interconnect Crosstalk Reduction IEEE International Symposium on Circuits and Systems, ISCAS 2009, May 2009, Taipei, Taiwan. pp.1, 2009
	hal-00267248v1 Article dans une revue Antoine Courtay, Olivier Sentieys, Johann Laurent, Nathalie Julien. High-Level Interconnect Delay and Power Estimation Journal of Low Power Electronics, American Scientific Publishers, 2008, 4 (1), pp.1-13. <10.1166/jolpe.2008.152>
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