SoC Yield Improvement - Using TMR Architectures for Manufacturing Defect Tolerance in Logic Cores

Julien Vial (1) , Arnaud Virazel (2) , Alberto Bosio (2) , Luigi Dilillo (2) , Patrick Girard (2) , Serge Pravossoudovitch (2)

1 LIRMM - Laboratoire d'Informatique de Robotique et de Microélectronique de Montpellier
2 SysMIC - Conception et Test de Systèmes MICroélectroniques

N/A

Domaines: Micro et nanotechnologies/Microélectronique

Julien Vial, Arnaud Virazel, Alberto Bosio, Luigi Dilillo, Patrick Girard, et al.. SoC Yield Improvement - Using TMR Architectures for Manufacturing Defect Tolerance in Logic Cores. International Journal On Advances in Systems and Measurements, 2010, 3 (1/2), pp.1-10. ⟨lirmm-00553567⟩