Architecture de décodeur de code produit haut débit
Résumé
This paper presents a new circuit architecture for turbo decoding which achieves very high data rates when using product codes as error correcting codes. This architecture is independent of the selected elementary codes used (convolutional or bloc) and of the decoding algorithm used for elementary decoders. It exploits the possibilities of parallel decoding which results from the properties of product codes and it requires only a single port memory. For an increase in data rate by a factor of m square, the circuit complexity of the elementary decoders increases by a factor of only m while the required memory is constant.
Ce papier propose une nouvelle architecture d'un turbo décodeur, permettant de traiter un débit d'information élevé et utilisant comme code correcteur d'erreurs un code produit. Elle est indépendante du code élémentaire choisi (convolutif ou en bloc linéaire) et de l'algorithme de décodage utilisé. Elle prend en compte le parallélisme lié aux propriétés de la matrice générée par un code produit permettant l'emploi d'un seul plan mémoire simple-port. Une complexité m fois plus grande du décodeur permet l'obtention d'une vitesse de décodage m2 fois plus élevée.