Architectural Performance Analysis of FPGA Synthesized LEON Processors

Analyse architecturale des performances des Processeurs LEON synthétisées sur FPGA

Corentin Damman (1) , Gregory Edison (1) , Fabrice Guet (2) , Eric Noulard (2) , Luca Santinelli (2) , Jérôme Hugues (1)

1 ISAE-SUPAERO - Institut Supérieur de l'Aéronautique et de l'Espace
2 ONERA - The French Aerospace Lab [Toulouse]

Modern embedded processors have gone through multiple internal optimization to speed-up the average execution time e.g., caches, pipelines, branch prediction. Besides, internal communication mechanisms and shared resources like caches or buses have a significant impact on Worst-Case Execution Times (WCETs). Having an accurate estimate of a WCET is now a challenge. Probabilistic approaches provide a viable alternative to single WCET estimation. They consider WCET as a probabilistic distribution associated to uncertainty or risk. In this paper, we present synthetic benchmarks and associated analysis for several LEON3 configurations on FPGA targets. Benchmarking exposes key parameters to execution time variability allowing for accurate probabilistic modeling of system dynamics. We analyze the impact of architecture-level configurations on average and worst-case behaviors.

Les processeurs embarqués modernes sont passés par optimisation interne multiple pour accélérer l'exécution moyenne par exemple le temps, les caches, les pipelines, la prédiction de branchement. Par ailleurs, mécanismes de communication et de partage des ressources comme des caches ou bus ont un impact significatif sur le temps d'exécution pire des cas (WCETs). Avoir une estimation précise d'un WCET est maintenant en défi. Les approches probabilistes fournies pour des alternatives viables à Singles WCET estimation. Ils considèrent comme un WCET probabiliste la distribution associée à l'incertitude ou le risque du pire cas. Dans cet article, nous présentons des benchmarks synthétiques et associés analyse pour plusieurs configurations LEON3 sur FPGA cibles. Benchmarking expose l'effet de certains paramètres sur la variabilité de l'exécution des taches afin de permettre à la modélisation probabiliste précise de la dynamique du système. Nous analysons l'impact des configurations sur les comportements moyens et pire cas du systeme.

Mots clés: PERFORMANCE ANALYSIS; PROBABILISTIC MODELING; MEASUREMENT-BASED PROBABILISTIC TIMING ANALYSIS; SYNTHESIS

Mots clés: ANALYSE DES PERFORMANCES; PROCESSEURS LEON; SYNTHESE; FPGA

Domaines: Interface homme-machine [cs.HC]

Corentin Damman, Gregory Edison, Fabrice Guet, Eric Noulard, Luca Santinelli, et al.. Architectural Performance Analysis of FPGA Synthesized LEON Processors. 27th International Symposium on Rapid System Prototyping (RSP), Oct 2016, PITTSBURG, United States. ⟨hal-01413052⟩