Impact of local back biasing on performance in hybrid FDSOI/bulk high-k/metal gate low power (LP) technology

C. Fenouillet-Beranger (1) , P. Perreau , T. Benoist (2) , C. Richier , S. Haendler , J. Pradelle , J. Bustos (3) , P. Brun (4) , L. Tosti , O. Weber , F. Andrieu (1) , B. Orlando (2) , D. Pellissier-Tanon , F. Abbate , C. Richard (3) , R. Beneyton , M. Gregoire , J. Ducote (3) , P. Gouraud (3) , A. Margain , C. Borowiak , R. Bianchini , N. Planes , E. Gourvest (3) , K.K. Bourdelle (5) , B.Y. Nguyen , T. Poiroux (1) , T. Skotnicki (3) , O. Faynot (1) , F. Boeuf

1 CEA-LETI - Commissariat à l'énergie atomique et aux énergies alternatives - Laboratoire d'Electronique et de Technologie de l'Information
2 IMEP-LAHC - Institut de Microélectronique, Electromagnétisme et Photonique - Laboratoire d'Hyperfréquences et Caractérisation
3 ST-CROLLES - STMicroelectronics [Crolles]
4 IRFU - Institut de Recherches sur les lois Fondamentales de l'Univers
5 Silicon-on-Insulator Technologies (SOITEC)

Domaines: Micro et nanotechnologies/Microélectronique

C. Fenouillet-Beranger, P. Perreau, T. Benoist, C. Richier, S. Haendler, et al.. Impact of local back biasing on performance in hybrid FDSOI/bulk high-k/metal gate low power (LP) technology. Solid-State Electronics, 2013, 88, pp.15-20,. ⟨10.1016/j.sse.2013.04.008⟩. ⟨hal-01002051⟩