Modélisation et estimation de la consommation des interconnexions dans les SOC
Résumé
Avec l'évolution des paramètres technologiques, la maîtrise de l'évolution du délai et de la consommation est de plus en plus difficile à contrôler. Aujourd'hui les applications portables sont de plus en plus complexes et nécessitent beaucoup de ressources de calculs, ce qui implique un fort volume de données à stocker ou à faire transiter d'une unité à une autre. Les prévisions de l'ITRS montrent une diminution des dimensions des transistors et des fils ce qui se traduit par une évolution du comportement du circuit tout particulièrement au niveau temporel. Ainsi, le délai d'un fil devient supérieur à celui d'une porte. Cette augmentation est due à l'évolution des paramètres résistif et capacitifs des interconnexions qui tendent toujours à augmenter. L'augmentation des phénomènes capacitifs se traduit également par une augmentation de la part de la consommation due aux interconnexions qui peut représenter jusqu'à 50% de la consommation totale ainsi que de la surface occupée sur la puce. Il devient donc indispensable de prendre en compte la consommation des interconnexions lors de l'évaluation de la consommation d'une puce. La suite de cet article présentera dans un premier temps les paramètres à prendre en compte lors de la modélisation (délai et consommation) des interconnexions ainsi que les modèles de consommation développés. La troisième partie présentera les résultats expérimentaux obtenus sur l'évaluation des techniques de réduction du crosstalk.