Behavioral Fault Simulation for VHDL Description using DEVS Formalism

Abstract : One of the main problems is that today the tools for test generation are unable to quickly and easily create and simulate behavioral fault models directly from the VHDL descriptions. A way to solve this problem is to encapsulate these descriptions in easily simulable and evolutive models using DEVS formalism and to define a Behavioral Fault Simulator based on fast fault list propagation technique allowing the reduction of the number of VHDL simulation.
Type de document :
Communication dans un congrès
IEEE Pacific Rim Dependable Computing International Conference (PRDC), Aug 2004, Papeete, France
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Contributeur : Laurent Capocchi <>
Soumis le : jeudi 26 juillet 2007 - 11:45:58
Dernière modification le : lundi 21 mars 2016 - 17:31:37
Document(s) archivé(s) le : vendredi 9 avril 2010 - 00:05:02

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Laurent Capocchi, Fabrice Bernardi, Paul-Antoine Bisgambiglia, Dominique Federici. Behavioral Fault Simulation for VHDL Description using DEVS Formalism. IEEE Pacific Rim Dependable Computing International Conference (PRDC), Aug 2004, Papeete, France. 〈hal-00165465〉

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