3259 documents avec fichiers associés – 5421 références bibliographiques  [english version]
HAL : inria-00515298, version 2

Voir la fiche concise  BibTeX,EndNote,...
Accelerating HMMER on FPGA using Parallel Prefixes and Reductions
Abbas N., Derrien S., Rajopadhye S., Quinton P.
Rapport de recherche (2010) - http://hal.inria.fr/inria-00515298
Versions disponibles
Rapport de recherche
Informatique/Calcul parallèle, distribué et partagé
Accelerating HMMER on FPGA using Parallel Prefixes and Reductions
Naeem Abbas () 1, Steven Derrien () 1, Sanjay Rajopadhye () 2, Patrice Quinton () 1
1 :  CAIRN (INRIA - IRISA)
http://www.inria.fr/equipes/cairn
INRIA – CNRS : UMR6074 – École normale supérieure de Cachan - ENS Cachan – Institut National des Sciences Appliquées (INSA) - Rennes – Université de Rennes 1
Campus de Beaulieu 35042 Rennes cedex
France
2 :  Colorado State University (CSU)
http://www.colostate.edu/
Colorado State University
Colorado State University, Fort Collins, Colorado 80523 USA
États-Unis
HMMER is a widely used tool in bioinformatics, based on Profile Hidden Markov Models. The computation kernels of HMMER i.e. MSV and P7Viterbi are very compute intensive and data dependencies restrict to sequential execution. In this paper, we propose an original parallelization scheme for HMMER by rewriting their mathematical formulation, to expose the hidden potential parallelization opportunities. Our parallelization scheme targets FPGA technology, and our architecture can achieve 10 times speedup compared with that of latest HMMER3 SSE version, while not compromising on sensitivity of original algorithm.
HMMER est un outil basé sur la notion profils à base modèles de Markov cachés, qui est très largement utilisé en bio-informatique. Les parties critiques de l'algorithme (fonctions MSV et P7Viterbi) utilisées dans HMMER sont très consommatrices en temps de calcul et réputées très difficiles à paralléliser. Dans cet article, nous proposons un schéma de parallélisation original pour HMMER, basé sur une reformulation mathématique de l'algorithme qui permet de découvrir de nouvelles possibilités de parallélisation bien adaptées à des implantations matérielles dédiées. Nous avons implanté cette approche sur un accélérateur FPGA et avons mesuré des gains en performance supérieurs à 10 par rapport à l'implémentation logicielle de HMMER3, laquelle exploite pourtant déjà de manière extrêmement efficace les extensions SIMD des processeurs x86
Anglais

Rapport de recherche
31/08/2010

RR-7370
7774
Liste des fichiers attachés à ce document :
PDF
RR-7370.pdf(489 KB)