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Article Dans Une Revue IEEE Transactions on Communications Année : 2007

Generic description and synthesis of LDPC decoder

Résumé

Through a rapid survey of the architec ture of Low-Density Parity-Check (LDPC) decoders, this paper proposes a general framework to describe and compare LDPC decoder architectures. A set of parameters makes it possible to classify the scheduling of iterative decoders, memory organization and type of check node processors and variable node processors. Using the proposed framework, an efficient generic architecture for non-fooding schedules is also given.

Domaines

Electronique
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Origine : Fichiers produits par l'(les) auteur(s)

Dates et versions

hal-00347642 , version 1 (18-12-2008)

Identifiants

Citer

Frédéric Guilloud, Emmanuel Boutillon, Jacky Tousch, Jean-Luc Danger. Generic description and synthesis of LDPC decoder. IEEE Transactions on Communications, 2007, Vol. 55 (n°11), pp.2084 - 2091. ⟨10.1109/TCOMM.2007.908517⟩. ⟨hal-00347642⟩
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