Optimisations du chargement des instructions

Thierry Haquin , Philippe Reynes , Christine Rochange (1) , Pascal Sainrat (1)

1 IRIT-TRACES - Groupe de Recherche en Architecture et Compilation pour les systèmes embarqués

Les processeurs actuels et à venir, dont le coeur d'exécution exploite le parallélisme entre instructions, ne peuvent atteindre leurs performances maximales que s'ils sont alimentés par un débit d'instructions suffisant. Dans cet article, nous montrons que la bande passante d'accès au cache d'instructions est en général sous-exploitée. Nous proposons deux solutions pour optimiser les accès au cache d'instructions : l'une consiste à combiner plusieurs accès à une même ligne de cache ; l'autre prévoit de réordonner les accès pour limiter le nombre de conflits de bancs dans un cache multi-port. Les résultats de simulation montrent que ces deux optimisations améliorent sensiblement le débit de chargement des instructions. Par ailleurs, leur mise en oeuvre se fait au travers de séquences de contrôle du chargement qui tiennent également lieu de prédicteur multiple de branchements.

Mots clés: prédiction multiple de branchements; cache d'instructions; chargement des instructions

Domaines: Architectures Matérielles [cs.AR]

Thierry Haquin, Philippe Reynes, Christine Rochange, Pascal Sainrat. Optimisations du chargement des instructions. 8ème Symposium en Architectures Nouvelles de Machines, Apr 2002, Hammamet, Tunisie. pp.257-264. ⟨hal-00266551⟩